印制電路板的抗干擾設(shè)計(jì)與具體電路有著密切的關(guān)系，這里僅就PCB抗干擾設(shè)計(jì)的幾項(xiàng)常用措施做一些說(shuō)明。 

　　1.電源線設(shè)計(jì) 

　　根據(jù)印制線路板電流的大小，盡量加粗電源線寬度，減少環(huán)路電阻。同時(shí)，使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致，這樣有助于增強(qiáng)抗噪聲能力。 

　　2.地線設(shè)計(jì) 

　　在電子產(chǎn)品設(shè)計(jì)中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結(jié)合起來(lái)使用，可解決大部分干擾問(wèn)題。電子產(chǎn)品中地線結(jié)構(gòu)大致有系統(tǒng)地、機(jī)殼地（屏蔽地）、數(shù)字地（邏輯地）和模擬地等。在地線設(shè)計(jì)中應(yīng)注意以下幾點(diǎn)： 

　　（1）正確選擇單點(diǎn)接地與多點(diǎn)接地 

　　在低頻電路中，信號(hào)的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地電路形成的環(huán)流對(duì)干擾影響較大，因而應(yīng)采用一點(diǎn)接地的方式。當(dāng)信號(hào)工作頻率大于10MHz時(shí)，地線阻抗變得很大，此時(shí)應(yīng)盡量降低地線阻抗，應(yīng)采用就近多點(diǎn)接地。當(dāng)工作頻率在1～10MHz時(shí)，如果采用一點(diǎn)接地，其地線長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1/20，否則應(yīng)采用多點(diǎn)接地法。 

　?。?）數(shù)字地與模擬地分開(kāi)。 

　　電路板上既有高速邏輯電路，又有線性電路，應(yīng)使它們盡量分開(kāi)，而兩者的地線不要相混，分別與電源端地線相連。低頻電路的地應(yīng)盡量采用單點(diǎn)并聯(lián)接地，實(shí)際布線有困難時(shí)可部分串聯(lián)后再并聯(lián)接地。高頻電路宜采用多點(diǎn)串聯(lián)接地，地線應(yīng)短而粗，高頻元件周?chē)M量用柵格狀大面積地箔。要盡量加大線性電路的接地面積。 

　?。?）接地線應(yīng)盡量加粗。 

　　若接地線用很細(xì)的線條，則接地電位則隨電流的變化而變化，致使電子產(chǎn)品的定時(shí)信號(hào)電平不穩(wěn)，抗噪聲性能降低。因此應(yīng)將接地線盡量加粗，使它能通過(guò)三倍于印制電路板的允許電流。如有可能，接地線的寬度應(yīng)大于3mm。 

　?。?）接地線構(gòu)成閉環(huán)路。 

　　設(shè)計(jì)只由數(shù)字電路組成的印制電路板的地線系統(tǒng)時(shí)，將接地線做成閉路可以明顯地提高抗噪聲能力。其原因在于：印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時(shí)，因受接地線粗細(xì)的限制，會(huì)在地線上產(chǎn)生較大的電位差，引起抗噪能力下降，若將接地線構(gòu)成環(huán)路，則會(huì)縮小電位差值，提高電子設(shè)備的抗噪聲能力。 

　　3.退藕電容配置 

　　PCB設(shè)計(jì)的常規(guī)做法之一是在印制板的各個(gè)關(guān)鍵部位配置適當(dāng)?shù)耐伺弘娙?。退藕電容的一般配置原則是： 

　?。?）電源輸入端跨接10～100uf的電解電容器。如有可能，接100uF以上的更好。 

　?。?）原則上每個(gè)集成電路芯片都應(yīng)布置一個(gè)0.01pF的瓷片電容，如遇印制板空隙不夠，可每4～8個(gè)芯片布置一個(gè)1～10pF的鉭電容。 

　　（3）對(duì)于抗噪能力弱、關(guān)斷時(shí)電源變化大的器件，如RAM、ROM存儲(chǔ)器件，應(yīng)在芯片的電源線和地線之間直接接入退藕電容。 

　?。?）電容引線不能太長(zhǎng)，尤其是高頻旁路電容不能有引線。 

　　此外，還應(yīng)注意以下兩點(diǎn)： 

　　（1）在印制板中有接觸器、繼電器、按鈕等元件時(shí)，操作它們時(shí)均會(huì)產(chǎn)生較大火花放電，必須采用RC電路來(lái)吸收放電電流。一般R取1～2K，C取2.2～47uF。 

　　（2）CMOS的輸入阻抗很高，且易受感應(yīng)，因此在使用時(shí)對(duì)不用端要接地或接正電源。

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